Ejemplo de diseño FPGA para medidas de máximas frecuencias de operación

Creators: Jiménez Fernández, Carlos Jesús; Parra Fernández, María del Pilar; Baena Oliva, María del Carmen; Valencia Barrero, Manuel; Potestad Ordóñez, Francisco Eugenio; Rodríguez Valido, Manuel (Coordinador); Peña Fabiani, María de la (Coordinador); Ayala Alfonso, Alejandro José (Coordinador); Estévez Damas, José Ignacio (Coordinador); González González, Carina Soledad (Coordinador); González Hernández, Oswaldo Bernabé (Coordinador); Gutiérrez Rodríguez, Virginia (Coordinador); Magdaleno Castelló, Eduardo (Coordinador); Pérez Navas, Fernando Andrés (Coordinador); Rodríguez Mendoza, Beatriz (Coordinador); Rodríguez Pérez, Silvestre (Coordinador); Sánchez Berriel, Isabel (Coordinador); Albelo Jorge, Néstor (Coordinador)

Others:: Rodríguez Valido, Manuel; Peña Fabiani, María de la; Ayala Alfonso, Alejandro José; Estévez Damas, José Ignacio; González González, Carina Soledad; González Hernández, Oswaldo Bernabé; Gutiérrez Rodríguez, Virginia; Magdaleno Castelló, Eduardo; Pérez Navas, Fernando Andrés; Rodríguez Mendoza, Beatriz; Rodríguez Pérez, Silvestre; Sánchez Berriel, Isabel; Albelo Jorge, Néstor; Universidad de Sevilla. Departamento de Tecnología Electrónica; Universidad de Sevilla. TIC180: Diseño de Circuitos Integrados Digitales y Mixtos

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La mejor forma de aprender a diseñar sistemas digitales a nivel RT es haciendo uso de ejemplos prácticos. Además, desde el punto de vista docente, cuanto más prácticos, más atractivos son para los alumnos. Pero para que un diseño sea atractivo, aunque se plantee con una baja complejidad, no es posible realizarlo en una única sesión de prácticas. En esta comunicación se presenta, a modo de demostrador, el diseño a nivel RT y su implementación en FPGA de un sistema digital que utiliza el cifrador de flujo Trivium y sobre el que se hacen medidas de su frecuencia máxima de operación. El diseño de este circuito se realiza en tres sesiones de prácticas de unas dos horas de duración cada una.

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Proyecto CESAR (TEC2013-45523-R)

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Proyecto INTERVALO (TEC2016-80549-R)

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Proyecto LACRE (CSIC 201550E039)

Ejemplo de diseño FPGA para medidas de máximas frecuencias de operación

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