Implementaciones VLSI de cifradores de flujo Trivium de bajo consumo

Description

En toda comunicación de datos se hace necesario proteger y garantizar de una manera adecuada la información enviada a través de cualquier tipo de red para evitar que un observador no autorizado pueda acceder o cambiar la información o suplantar identidades. Estas comunicaciones, cada vez más, se realizan entre dispositivos portables, cuyo funcionamiento con baterías y con limitados recursos de computación imponen importantes condicionantes a los mecanismos de cifrado y autenticación. La necesidad cada vez mayor de hacer segura y privada esta información transmitida entre dispositivos electrónicos portables e inalámbricos está haciendo que el uso de algoritmos criptográficos de bajo consumo de potencia y de recursos (lightweight cryptography) sea muy común hoy en día, y con un futuro muy prometedor sobre todo en el escenario de Internet de las Cosas (IoT: Internet of Things). En esta Tesis se presenta el diseño, implementación y caracterización de cifradores de flujo de bajo consumo de potencia. Para la selección de estos cifradores, nos hemos centrado en las propuestas de cifradores de flujo (stream ciphers) que el Proyecto eSTREAM de la Red Europea de Excelencia en Criptología, ECRYPT (European Network of Excellence in Cryptology) seleccionó como las que presentaban mejores prestaciones en sus implementaciones hardware. Entre ellos se eligió al cifrador Trivium para proponer arquitecturas eficientes en términos de consumo de potencia aplicando la técnica de paralelización en diferentes diseños a nivel lógico. La aplicación de esta técnica y la elección del cifrador Trivium han sido tomadas tras una revisión del estado del arte sobre las implementaciones hardware dentro de los algoritmos criptográficos con bajo consumo de recursos y del consumo de potencia. Se han realizado dos propuestas de cifradores de flujo Trivium con arquitecturas eficientes para bajo consumo denominadas MPLP (Mixed Parallel Low Power) y FPLP (Full Parallel Low Power). Estas propuestas han sido diseñadas y simuladas con uno, dos, ocho y dieciséis bits a la salida para obtener resultados de recursos, área y consumo de potencia. Estos resultados se han comparado con los obtenidos para la versión estándar con los mismos bits de salida. Se han utilizado para estos diseños distintas librerías de celdas estándar de diferentes tecnologías de fabricación de circuitos integrados y de dispositivos programables, FPGA. Como tecnologías ASIC se han usado tecnologías submicrónicas y nanométricas, en concreto, 350 nm, 180 nm, 130 nm, y 90 nm. En FPGAs se han utilizado las familias de dispositivos de Xilinx Spartan-3E y Virtex-5. Finalmente, para la verificación experimental, se ha implementado, mandado a fabricar y testado un circuito integrado (ASIC) en una tecnología de 90 nm, que contiene las propuestas de los cifradores Trivium con y sin técnicas de bajo consumo. Estas propuestas incluyen cifradores con salidas de uno, dos, ocho y dieciséis bits, y se han obtenido resultados experimentales de consumo de potencia y otras medidas con el equipo de test de señal mixta Agilent 93000. Como resultado del trabajo realizado se puede sintetizar y destacar como conclusión final que las propuestas de diseño Trivium presentadas mejoran el consumo de potencia de la versión estándar en los casos de uno, dos y ocho bits a la salida. No es así en el caso de dieciséis bits. Con respecto a los recursos empleados, estos crecen significativamente con el aumento del número de bits de salida, aunque las versiones de bajo consumo MPLP y FPLP mantienen una buena relación en los recursos empleados y en el área en las propuestas de un bit y dos bits. Todas las medidas realizadas, tanto por simulación como experimentalmente, avalan los datos de mejora en el consumo, siendo los casos de uno y dos bits de los cifradores Trivium FPLP y MPLP los que mejores resultados ofrecen en su conjunto, mejora que es extraordinariamente importante en el caso de un bit donde se alcanza el 50% manteniendo prácticamente los mismos costes en recursos y prestaciones en velocidad de operación.

Additional details